Мікрон і каденція оновлюють стан ddr5, на 36% більше продуктивності, ніж ddr4

На початку року Cadence та Micron провели першу публічну демонстрацію пам'яті DDR5 нового покоління. На заході TSMC на початку цього місяця дві компанії надали деякі оновлення щодо розвитку нової технології пам'яті.

Мікрон і Каденс обговорюють свої досягнення в пам'яті DDR5

Основна особливість DDR5 SDRAM - це ємність мікросхем, а не просто більш висока продуктивність і менша енергоспоживання. Очікується, що DDR5 підвищить швидкість вводу / виводу з 4266 до 6400 МТ / с, при падінні напруги живлення на 1, 1 В та дозволеному діапазоні тремтіння 3%. Очікується також використання двох незалежних 32/40 бітових каналів на модуль (без / або з ECC). Крім того, DDR5 матиме покращену ефективність командної шини, кращі схеми оновлення та більший пул банків для отримання додаткової продуктивності. Каденція продовжує говорити, що розширена функціональність DDR5 дозволить на 36% перевищити пропускну здатність у реальному світі в порівнянні з DDR4 навіть при 3200 МТ / с, а коли 4800 МТ / с фактична пропускна здатність буде на 87% вище. порівняно з DDR4-3200. Ще однією з найважливіших характеристик DDR5 буде щільність монолітних мікросхем понад 16 Gb.

Рекомендуємо прочитати наш пост про Intel Core 9000 серії, що підтримує до 128 ГБ оперативної пам’яті

Провідні виробники DRAM вже мають монолітні мікросхеми DDR4 ємністю 16 Гбіт, але ці пристрої не можуть доставити надзвичайні годинники через закони фізики. Тому такі компанії, як Micron, мають зробити багато роботи, намагаючись зібрати високу щільність та продуктивність DRAM в епоху DDR5. Зокрема, Micron стурбований змінним часом утримування та іншими явищами на рівні атома, коли технології виробництва, використовувані для DRAM, досягають 10-12 нм. Простіше кажучи, хоча стандарт DDR5 вміщує щільність та ефективність весілля, виробникам DRAM є ще багато магії.

Micron розраховує розпочати виробництво мікросхем 16Gb, використовуючи свій технологічний процес "під 18nm" до кінця 2019 року, хоча це не обов'язково означає, що фактичні програми, які мають цю пам'ять, будуть доступні до кінця наступного року. Cadence вже реалізував DDR5 IP (Controller + PHY) за допомогою технологічних технологій N7 (7nm DUV) TSMC та N7 + (7nm DUV + EUV).

Враховуючи ключові переваги DDR5, не дивно, що Cadence прогнозує, що сервери будуть першими програмами, які використовуватимуть новий тип DRAM. Cadence вважає, що клієнти SoC, що використовують процес N7 +, підтримуватимуть її, що по суті означає, що чіпи повинні вийти на ринок у 2020 році.

Шрифт Techpowerup